Система, ос жт фбу рс фжт на http://www.meredian.su.
Введение в цифровую электронику Магнитные цепи Полупроводниковые приборы Передача дискретных сигналов Выражение мощности в комплексной форме Резонанс напряжений Преобразователи напряжения Сглаживающие фильтры

Расчетные задания курсовой по электронике и электротехнике

Назначение, классификация сумматоров

Сумматор — логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.

Сумматоры классифицируют по различным признакам.

В зависимости от системы счисления различают: двоичные; двоично-десятичные (в общем случае двоично-кодированные);  десятичные; прочие (например, амплитудные).

По количеству одновременно обрабатываемых разрядов складываемых чисел: одноразрядные, многоразрядные.

По числу входов и выходов одноразрядных двоичных сумматоров: 1) четвертьсумматоры (элементы “сумма по модулю 2”; элементы “исключающее ИЛИ”), характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма; 2) полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом — перенос в следующий (более старший разряд); 3) полные одноразрядные двоичные сумматоры, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом — перенос в следующий (более старший разряд).

По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на: последовательные, в которых обработка чисел ведётся поочерёдно, разряд за разрядом на одном и том же оборудовании; параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.

По способу организации межразрядных переносов параллельные сумматоры, реализующие структурные методы, делят на сумматоры: с последовательным переносом;

с параллельным переносом; с групповой структурой; со специальной организацией цепей переноса.

Сумматоры, которые имеют постоянное время, отводимое для суммирования, независимое от значений слагаемых, называют синхронными.

По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить три основных вида сумматоров: комбинационный, выполняющий микрооперацию “S = A плюс B”, в котором результат выдаётся по мере его образования (это комбинационная схема в общепринятом смысле слова); сумматор с сохранением результата “S = A плюс B”; накапливающий, выполняющий микрооперацию “S = S плюс B”.

Последние две структуры строятся либо на счётных триггерах (сейчас практически не используются), либо по структуре “комбинационный сумматор – регистр хранения” (сейчас наиболее употребляемая схема). Важнейшими параметрами сумматоров являются:

разрядность; статические параметры: Uвх, Uвх, Iвх и так далее, то есть обычные параметры интегральных схем; динамические параметры. 

Сумматоры характеризуются четырьмя задержками распространения:

от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых;

от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса;

от подачи входного переноса до установления выходного переноса при постоянном уровне на входах слагаемых;

от подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых.

Полусумматор (рис. 3.8.1) имеет два входа a и b для двух слагаемых и два выхода: S — сумма, P — перенос. Обозначением полусумматора служат буквы HS (half sum — полусумма):

 Рис. 3.8.1

Работу его отражает таблица истинности, а соответствующие уравнения (1) имеют вид:

a

b

P

S

0

0

0

0

0

1

0

1

1

0

0

1

1

1

1

0

 (1)

Из уравнений (1) следует, что для реализации полусумматора требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль И (рис. 3.8.1 б).

Полный сумматор. Многоразрядный сумматор

Полный одноразрядный двоичный сумматор (рис. 3.9.1) имеет три входа: a, b — для двух слагаемых и p — для переноса из предыдущего (более младшего) разряда и два выхода: S — сумма, P — перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM.

vorob4

Рис. 3.9.1

Работу его отражает следующая таблица истинности:

№ наб.

a

b

p

P

S

0

0

0

0

0

0

1

0

0

1

0

1

2

0

1

0

0

1

3

0

1

1

1

0

4

1

0

0

0

1

5

1

0

1

1

0

6

1

1

0

1

0

7

1

1

1

1

1

Отметим один момент: в таблице выходные сигналы P и S не случайно расположены именно в такой последовательности. Это подчеркивает, что PS рассматривается как двухразрядное двоичное число, например, 1 + 1 = 210 = 102 , то есть P = 1, а S = 0 или 1 + 1 + 1 = 310 = 112, то есть P = 1, а S = 1. Уравнения, описывающие работу полного двоичного сумматора, представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид:

f_6 (1)

Уравнение для переноса может быть минимизировано:

P = ab + ap + bp.      (2)

При практическом проектировании сумматора уравнения (1) и (2) могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и др.) и удовлетворяющему предъявляемым к сумматору требованиям по быстродействию.

Например, преобразуем уравнения (1) следующим образом:

f_8 (3)

Из выражений (3) следует, что полный двоичный сумматор может быть реализован на двух полусумматорах и одном двухвходовом элементе ИЛИ. Соответствующая схема приведена на рис. 3.9.2:

vorob5

Рис. 3.9.2

Для того чтобы получить многоразрядный сумматор, достаточно соединить входы и выходы переносов соответствующих двоичных разрядов. Схема соединения одноразрядных сумматоров для реализации четырехразрядного сумматора приведена на рисунке 3.9.3:

SxSum4

 Рис. 3.9.3

Одноразрядные сумматоры практически никогда не использовались, так как почти сразу же были выпущены микросхемы многоразрядных сумматоров. Полный двоичный четырехразрядный сумматор изображается на схемах как показано на рисунке 3.9.4:

 Sum4Рис. 3.9.4

ЗАКЛЮЧЕНИЕ

В процессе выполнения данной работы был проанализирован большой объем литературы, в результате которого было принято решение данный курс методических материалов построить по следующей схеме: сначала рассматривается теория построения цифровых устройств, проводится сопоставление основных теоретических выкладок с их практической реализацией. Также отражаются все этапы проектирования логических схем: от алгебраической формы, до размещения полупроводниковых структур на кристалле.

Во второй части упор делается на схемотехнику базовых элементов логических устройств, и на их основе рассматриваются алгоритмы построения основных цифровых устройств. Большое внимание в работе уделено рассмотрению временных диаграмм, а также отражению на них причинно-следственных связей.

Данные методические указания также могут быть использованы для самостоятельного изучения и практического применения цифровой электроники и методов схемотехнического моделирования электронных устройств.


Система, ос жт фбу рс фжт на http://www.meredian.su.